在芯片测试领域，主要分为两部分测试，业界通俗的叫法是CP和FT，我们今天主要谈谈CP的问题。什么是CP测试？CP是（ChipProbe）是缩写，指的是芯片在foundry流片回来后，需要在wafer level 进行简单的DC和功能测试，主要是通过探针卡的探针扎到芯片PAD上，然后通过ATE输入激励信号，测试芯片的输出响应。

CP测试的工具如下：

大多数情况下，特别是在国内，我们目前在CP测试上选用的探针都还是悬臂针(也有叫环氧针的，因为针是用环氧树脂固定的缘故)。这种类型的针比较长和细，而且是针层间排布很密集，信号完整性控制上非常困难，所以一般情况下数据的最高传输不能超过50Mbps，高速信号的测试是几乎不可能的。另外,探针和pad的直接接触在电气性能上也有局限。容易产生漏电和接触较大的接触电阻，这对于目前大型SoC芯片测试带来了巨大挑战。

当前主流SSD主控芯片已经进入了28nm、14nm等高端半导体制造工艺时代，一颗芯片通常集成千万级逻辑门电路，这样势必会导致芯片的功耗大幅增加，测试pattern频率需要大幅提升。而SSD主控芯片通常相对一般SoC芯片有更大的I/O数量和电源功耗，由于CP测试探针卡的局限性，导致在大生产过程中会出现很多异常的问题。

在STAR1000的CP测试过程中，我们发现了在一些高速逻辑测试和memory自测试过程中，有部分芯片测试会很不稳定，存在很大的marginal fail。这会导致对量产测试效率和良率产生很大的影响，从而迫使我们必须重视CP过程中出现的问题和找到最优解决方案。

一、通过测试数据分析，我们发现出现marginal fail的测试项都是需要在芯片内部跑高速的scan测试和相关memory测试。由此可以推断出，在跑这些测试项时芯片的功耗会很大，在芯片电源脚上会流过很大的瞬间电流。由于探针卡针尖接触芯片PAD会产生较大接触阻抗，导致芯片电源端产生较大毛刺。而探针卡电源的滤波电容离针尖有一段较长距离，没办法很好的过滤掉这些毛刺，所以对芯片逻辑测试会产生较大影响。

二、通过观察CP测试map我们发现，这种margin fail有一定的分布规律。大约连续测试400多颗芯片后fail的概率比较大，从而推断出探针在经过一定时间的大电流冲击后，针头可能会被加速氧化，导致测试接触电阻越来越大，导致测试信号质量变差。

三、我们通过观察wafer的探针针迹发现部分信号PAD的针迹偏浅，有可能没有完全扎透PAD表面的钝化层，从而导致输入输出的信号完整性偏差。由此可以判断探针的直径偏细，用同样的力度扎在PAD上会产生形变，导致针迹偏轻。